FPGA

常见网络IP报文格式, 如以太网帧头、ARP报文、IPv4头、ICMP报文等。

XDC约束语法解析-set_false_path

本文记录了一次真实的 FPGA 时序优化过程。在 NetBoost 项目的 IP 分片重组模块中，遇到了一条 Slack 高达 -7.8ns、逻辑级数 49级 的恶性时序违例。通过“侦探式”的分析，我们锁定了**“组合逻辑环直接驱动复位端”这一元凶，并最终通过“后台寄存器预判 (Background Registered Look-ahead)”** 的架构级优化，成功解决了问题。本文将详细还原分析过程、方案对比及最终代码实现。

tcl脚本在vivado工程自动化中应用

多版本 Vivado 共存时 JTAG 驱动识别异常的解决方案

sv中的automatic详解。