FPGA

记录使用Cloudflare Tunnel实现Alist内网穿透时遇到的两个核心问题及解决方案

8年FPGA时序分析踩坑与心得

vivado-ibert-IP核使用说明

本笔记基于 SRIO (Serial RapidIO) 协议文档重点探讨物理层端口初始化、IDLE 序列机制以及在 FPGA 仿真/调试中的关键观测点

在验证 AXI-Stream Skid Buffer (Register Slice) 模块时，遇到了一个典型的 Testbench 设计问题：激励发送的数据与 DUT 输出的数据对不上。经过反复调试，最终通过重构 Testbench 架构解决了问题。

深入探讨 UDP/TCP 校验和增量更新算法（RFC 1624）的硬件落地，涵盖反码加法数学模型、FPGA 进位回卷处理及高性能网络流修改场景下的低延迟实现方案。

深入解析 Xilinx 7-series FPGA 的触发器架构、复位设计最佳实践及异步置位同步释放（Reset Bridge）实现。

深入探讨 FPGA 时钟复位管理的本质，分析复位释放导致的亚稳态风险，并提供工程化的异步复位同步释放方案，确保系统时序收敛与逻辑确定性。

总结 FPGA 设计中常见的时钟资源约束冲突（如 MRCC/SRCC 极性限制、PLL 输入源要求）及 Debug 调试要点，旨在规避 Vivado 实现阶段的常见 DRC 报错。

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