时序分析工程实战总结

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# 错误做法:直接用FPGA内部时钟约束IO  
create_clock -period 8.0 [get_ports rgmii_txc]  
  
# 正确做法:创建虚拟时钟  
create_clock -period 8.0 -name rgmii_txc_virtual  
set_output_delay -clock rgmii_txc_virtual -max 2.0 [get_ports rgmii_txd[*]]  
set_output_delay -clock rgmii_txc_virtual -min -0.8 [get_ports rgmii_txd[*]]  

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# 必须设置input delay  
set_input_delay -clock adc_clk -max 3.5 [get_ports adc_data[*]]  
set_input_delay -clock adc_clk -min 1.2 [get_ports adc_data[*]]  
  
# 必须设置output delay  
set_output_delay -clock dac_clk -max 2.0 [get_ports dac_data[*]]  
set_output_delay -clock dac_clk -min -0.5 [get_ports dac_data[*]]  

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# 必须设置false path  
set_false_path -from [get_clocks clk_100m] -to [get_clocks clk_200m]  
  
# 或者针对特定信号  
set_false_path -from [get_pins sync_reg*/C] -to [get_pins async_reg*/D]  

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# 2个周期完成的路径  
set_multicycle_path 2 -setup -from [get_pins div_start_reg/C] -to [get_pins div_done_reg/D]  
set_multicycle_path 1 -hold -from [get_pins div_start_reg/C] -to [get_pins div_done_reg/D]  

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# PLL输出的时钟必须用create_generated_clock  
create_generated_clock -name clk_200m \  
  -source [get_pins pll_inst/CLKIN] \  
  -multiply_by 2 \  
  [get_pins pll_inst/CLKOUT0]  

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# 考虑Jitter和时钟树偏斜  
set_clock_uncertainty -setup 0.2 [get_clocks sys_clk]  
set_clock_uncertainty -hold 0.1 [get_clocks sys_clk]  

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# Vivado中查看最差路径  
report_timing -max_paths 100 -slack_less_than 0 -sort_by slack  
  
# 看哪个模块违例最多  
report_timing_summary  

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// 违例路径: a -> 20级组合逻辑 -> b  
// 拆分成两级  
always @(posedge clk) begin  
    mid_reg <= 组合逻辑前半段;  
    b <= 组合逻辑后半段(mid_reg);  
end  

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// 64选1的MUX用BRAM替代  
assign data_out = lut_ram[addr];  

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# 某些不重要的路径可以放宽要求  
set_multicycle_path 2 -setup -from ... -to ...  

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# Vivado会自动加Buffer,但也可以手动指定  
set_property DELAY_VALUE 500 [get_cells path_delay_cell]  

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# 检查时钟偏斜  
report_clock_networks -name clk_skew  

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# 让两个寄存器靠近,减少布线延迟  
create_pblock pblock_critical  
add_cells_to_pblock pblock_critical [get_cells critical_path/*]  
resize_pblock pblock_critical -add {SLICE_X0Y0:SLICE_X10Y10}  

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# Vivado CDC检查  
report_cdc -severity warning  
  
# 常见CDC违例  
# 1. 没有同步器  
# 2. 用了单拍同步(应该双拍)  
# 3. 多bit信号直接跨时钟域(应该用格雷码或握手)  

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// 双拍同步器  
reg [1:0] sync_reg;  
always @(posedge clk_dst) begin  
    sync_reg <= {sync_reg[0], signal_src};  
end  
assign signal_dst = sync_reg[1];  
  
// 多bit信号用握手  
// 或者用异步FIFO  

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# 1. 先跑综合,看初步时序  
synth_design -top top_module  
report_timing_summary  
  
# 2. 如果Setup违例严重(>1ns),先优化RTL再继续  
# 3. 实现  
place_design  
route_design  
  
# 4. 详细时序报告  
report_timing_summary -delay_type min_max -max_paths 100 -file timing_summary.rpt  
report_timing -sort_by slack -max_paths 100 -file timing_worst.rpt  
  
# 5. 检查关键路径  
report_design_analysis -timing -max_paths 100  

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# 第一次编译后,保存布局布线结果  
write_checkpoint -force design_routed.dcp  
  
# 修改RTL后,复用之前的布局  
read_checkpoint design_routed.dcp  
lock_design -level routing  
# 然后重新综合实现  

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# 1. 输入时钟(PHY提供)  
create_clock -period 8.0 -name rgmii_rxc [get_ports rgmii_rxc]  
  
# 2. 输入数据(考虑PHY的Tco)  
set_input_delay -clock rgmii_rxc -max 2.0 [get_ports {rgmii_rxd[*] rgmii_rx_ctl}]  
set_input_delay -clock rgmii_rxc -min -0.8 [get_ports {rgmii_rxd[*] rgmii_rx_ctl}]  
  
# 3. 输出时钟(FPGA生成给PHY)  
create_generated_clock -name rgmii_txc_gen \  
  -source [get_pins rgmii_clk_gen/clk_in] \  
  -divide_by 1 \  
  [get_ports rgmii_txc]  
  
# 4. 输出数据(考虑PHY的Tsu/Th)  
set_output_delay -clock rgmii_txc_gen -max 2.0 [get_ports {rgmii_txd[*] rgmii_tx_ctl}]  
set_output_delay -clock rgmii_txc_gen -min -0.8 [get_ports {rgmii_txd[*] rgmii_tx_ctl}]  
  
# 5. RX和TX时钟异步  
set_clock_groups -asynchronous -group [get_clocks rgmii_rxc] -group [get_clocks rgmii_txc_gen]  

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# DDR3通常用MIG生成,约束在example design里  
# 关键点:  
# 1. DQS差分对必须在同一个Bank  
# 2. 地址/命令信号走同一个时钟域  
# 3. 读数据路径有calibration,约束宽松  
# 4. 写数据路径紧张,需要精确对齐  
  
# MIG会自动生成,手动调整时注意:  
set_output_delay -clock ddr_ck -max 0.25 [get_ports {ddr3_addr[*]}]  
set_output_delay -clock ddr_ck -min -0.25 [get_ports {ddr3_addr[*]}]  

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# 1. 定义所有时钟  
create_clock -period 10.0 [get_ports clk_100m]  
create_clock -period 5.0 [get_ports clk_200m]  
create_clock -period 20.0 [get_ports clk_50m]  
  
# 2. PLL输出的衍生时钟  
create_generated_clock -name clk_250m \  
  -source [get_pins pll/CLKIN] \  
  -multiply_by 2.5 \  
  [get_pins pll/CLKOUT0]  
  
# 3. 定义异步时钟组  
set_clock_groups -asynchronous \  
  -group [get_clocks clk_100m] \  
  -group [get_clocks clk_200m] \  
  -group [get_clocks clk_50m]  
  
# 4. 同步时钟域(从同一个PLL出来的)  
set_clock_groups -physically_exclusive \  
  -group [get_clocks clk_250m] \  
  -group [get_clocks clk_100m]  

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// 标准双拍  
reg [2:0] sync;  
always @(posedge clk_dst) sync <= {sync[1:0], sig_src};  

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// 格雷码  
gray_code <= binary_to_gray(counter);  
// 目的时钟域双拍同步  
sync_gray <= sync(gray_code);  
counter_dst <= gray_to_binary(sync_gray);  

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// 握手协议  
// 源时钟域  
always @(posedge clk_src) begin  
    if (valid && !ack_sync) begin  
        data_reg <= data;  
        req <= 1;  
    end else if (ack_sync) begin  
        req <= 0;  
    end  
end  
  
// 目的时钟域  
always @(posedge clk_dst) begin  
    req_sync <= sync(req);  
    if (req_sync && !req_sync_d1) begin  
        data_dst <= data_reg;  
        ack <= 1;  
    end else begin  
        ack <= 0;  
    end  
end  

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// 异步FIFO  
async_fifo_inst (  
    .wr_clk(clk_src),  
    .rd_clk(clk_dst),  
    .din(data_in),  
    .dout(data_out)  
);  

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# 模块级综合  
synth_design -mode out_of_context -top sub_module  
  
# 保存结果  
write_checkpoint sub_module_ooc.dcp  
  
# 顶层链接  
link_design -top top_module -part xcku040 \  
  -reconfig_partitions {sub_module_i}  
    
read_checkpoint -cell sub_module_i sub_module_ooc.dcp