时钟与Debug要点

时钟资源（Vivado/7-series 常见坑）

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单端时钟：不要接在 MRCC 的 N 端

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现象示例（约束/布局相关报错）：

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[Vivado 12-1411] Cannot set LOC property of ports, Illegal to place instance ...
  

要点：单端时钟口需要满足“时钟能力 IO”的要求，尤其是 SRCC/MRCC 的 P 端约束更安全。

PLL：CLKIN 必须来自 clock capable IO（CCIO）

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否则实现阶段可能出现 DRC：

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[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity...
  
... must be driven by a clock capable IO.
  

原笔记里给过的处理：设置为 “NO-buffer”（具体视工程结构/输入缓冲策略而定）。

Debug：ILA 触发采样失败（dbg_hub 时钟）

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问题：用 10MHz 时钟做 ILA 的 dbg_hub 时钟，触发不了波形采样。
原因：dbg_hub 的 clk 必须满足与 JTAG 频率的关系（原笔记记录：至少是 JTAG 的 2.5 倍）。
处理：调整 JTAG 采样/工作频率后，可恢复触发采样。